一种并行乘法器的设计与实现  

Design and Implementation of a Parallel Multiplier

作　　者：王新刚[1] 樊晓桠[1] 李瑛[1] 齐斌[1] 

机构地区：[1]西北工业大学航空微电子中心,陕西西安710072

出　　处：《计算机应用研究》2004年第7期135-137,共3页Application Research of Computers

基　　金："十五"国防预研课题资助项目 (4 130 80 10 10 8)

摘　　要：根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述 ,并用Design_analyzer对其进行综合 ,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快。Based on the characteristic of complement code,the traditional Booth2 algorithm has been modified.When it computes the sum of partly product,a balanced 4-2 compressor and a special adder are used to form Wallace tree and to compute the sum of the result of Wallace tree respectively.The circuit is described using Verilog HDL language and synthesized by Design analyzer.Finally,it is shown that this scheme has higher speed and bigger scale than traditional CSA array multiplier.

关 键 词：并行乘法器 Booth2 WALLACE树 

分 类 号：TP342.22[自动化与计算机技术—计算机系统结构]