并行乘法器

作品数：27被引量：51H指数：3
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面向物联网安全的素域SM2点乘硬件优化
《运筹与模糊学》2023年第6期7247-7255,共9页谭光昭 周骅 
为解决现有SM2软硬件实现在物联网应用中由于成本与功耗限制所存在的计算速度较慢问题,采用自下而上的思想对SM2点乘算法分层硬件优化。首先基于DSP乘法器提出单周期并行256位乘法算法KO-5,藉此设计了可流水线操作的2个时钟周期的256位...
关键词：并行乘法器 流水线 硬件优化 固定窗口 
基于FPGA的卷积神经网络硬件加速器设计被引量：3
《计算机应用与软件》2023年第3期38-44,共7页黄沛昱 赵强 李煜龙 
国家自然科学基金项目(61801061);重庆市教委科学技术研究项目(KJQN201800607)。
为了提高中小规模设备卷积神经网络的推理速度,提出一种基于FPGA的卷积神经网络硬件加速器设计方案。针对模型中的卷积运算单元,该硬件加速器采用输入、输出二维循环展开和循环分块的方法,设计128个并行乘法器单元。模型的输入输出接口...
关键词：卷积神经网络 FPGA 循环展开 循环分块 并行乘法器单元 双缓存设计 
面向Saber算法的并行乘法器
《宁波大学学报（理工版）》2022年第6期15-21,共7页吕杰 汪鹏君 张会红 
国家自然科学基金(62134002,62174121)。
随着量子计算的发展,现有密码系统的安全性将受到严重威胁.Saber算法是抵御量子计算攻击的后量子密码方案之一,但存在多项式商环上模乘占据运算开销过大的问题.鉴此,本文通过对Karatsuba算法和Schoolbook相乘方式的剖析,提出一种面向Sa...
关键词：后量子密码 Saber算法 Karatsuba算法 Schoolbook相乘方式 并行乘法器 
基于脉冲神经膜系统的有符号并行乘法器设计被引量：2
《武汉轻工大学学报》2019年第2期44-49,共6页王防修 
中国食品公益专项研究基金(201513004-3)
针对现有的脉冲神经膜系统只能进行无符号二进制整数的乘法运算,而实际应用中更多地需要处理有符号整数的乘法运算,故用脉冲神经膜系统实现有符号整数的乘法运算更能满足实际需要。首先,设计了并行乘法器中并行数据的数值位与符号位的...
关键词：脉冲神经膜系统 有符号乘法 并行乘法器 
适用于数字信号的多路复用器辅助并行乘法器
《福建师大福清分校学报》2018年第2期31-36,共6页王锦毅 
介绍一种可在信号处理期间所进行的乘法运算中,作为构造块适用于有符号数和无符号数字的新型多路复用器辅助并行乘法器(MAPM),.所提出的并行乘法器需要N/2级运算才能生成N/2个部分积,其随后可以使用华莱士树加法器(WTA)进行相加.在延迟...
关键词：布斯乘法器 并行乘法器 基于分离器的并行乘法器 华莱士树乘法器 部分积 
最优正规基下并行乘法器的设计被引量：1
《重庆工商大学学报（自然科学版）》2015年第8期14-18,共5页苏丹丹 付萍 
国家自然科学基金资助项目(10990011)
利用简单的组合逻辑电路分别在Ⅰ型和Ⅱ型最优正规基上设计出了新的并行乘法器,其中Ⅰ型最优正规基并行乘法器所需异或门数为3n-4,与门数为n,Ⅱ型最优正规基并行乘法器所需异或门数为2n-2,与门数为n;与Sunar和Koc于2001年在Ⅱ型最优正...
关键词：有限域 最优正规基 乘法器 门数 
一种64位Booth乘法器的设计与优化被引量：2
《计算机工程》2012年第16期253-254,共2页何军 朱英 
针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方法验证设计优化的正确性,采用标准单元库进行逻辑综合评估。结果表明,工作频率可达1.0 GHz以上,面积减少9....
关键词：BOOTH编码 并行乘法器 64位乘法器 设计优化 功耗 
可重构硬件内建自测试与容错机制研究被引量：20
《仪器仪表学报》2011年第4期856-862,共7页郝国锋 王友仁 张砦 孙川 
国家自然科学基金(60871009);航空科学基金(2009ZD52045);南京航空航天大学基本科研业务费专项科研项目(NS2010086)
传统可重构硬件自测试方法复杂,容错时资源利用率低,且往往需要额外的软件配合处理器来实现。为此,设计了一种具有自测试与自主容错能力的新型可重构硬件结构。对于故障自测试,提出了能在线执行的自主循环测试方法;对于硬件容错,提出了...
关键词：数字电子系统 可重构硬件 细胞单元阵列 自主容错 内建自测试 并行乘法器 
不可约三项式有限域的高速并行比特乘法器
《浙江大学学报（理学版）》2010年第5期541-545,共5页李大为 龙彦辰 沈海斌 
在移位多项式的弱共轭基底的理论推导的基础上,提出了一种有限域上的并行比特乘法器的新结构.在由不可约三项式f(x)=xm+xk+1生成的域内,此种结构的并行比特乘法器需要m2个与门和m2-1个异或门.在同样的空间复杂度下,时间复杂度降低为TA+(...
关键词：有限域 移位多项式基底 弱共轭基底 不可约三项式 并行乘法器 
32位无符号并行乘法器的设计与实现被引量：2
《计算机工程与科学》2010年第4期122-124,共3页胡小龙 颜煦阳 
在基4的Booth算法得到部分积的基础上,采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快,且延时小。用Verilog进行了功能描述,并用ISE9.2对其进行了综合。
关键词：并行乘法器 BOOTH算法 4压缩器 WALLACE树 
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