BOOTH编码

作品数：55被引量：96H指数：5
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相关领域：自动化与计算机技术电子电信更多>>
相关作者：李树国李磊孙锋于宗光颜晓东更多>>
相关机构：上海交通大学国防科学技术大学电子科技大学清华大学更多>>
相关期刊：《微电子学与计算机》《计算机应用与软件》《小型微型计算机系统》《通信技术》更多>>
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基于Radix-4 Booth编码的12位乘累加运算单元设计
《中国集成电路》2025年第3期55-62,共8页吴秀龙 王光辰 
国家自然科学基金项目(62274001);安徽省重点研发计划项目(2022a05020044);安徽省高校协同创新项目(GXXT-2023-013);安徽省高校协同创新项目(GXXT-2023-003)。
乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过...
关键词：乘累加 Radix-4 Booth编码 加法树 
基于Radix-4 Booth编码的并行乘法器设计
《郑州大学学报（工学版）》2025年第1期26-33,共8页范文兵 周健章 
河南省科技攻关项目(192102210086)。
速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化...
关键词：Radix-4 Booth编码 面积 传输延时 编码器 解码器 Wallace压缩 
基于新型部分积生成器和提前压缩器的乘法器设计被引量：2
《电子与封装》2023年第11期87-92,共6页蔡永祺 李振涛 万江华 
为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资...
关键词：乘法器 BOOTH编码 部分积 压缩器 
一种基于静态分段补偿的近似乘法器设计
《微电子学》2023年第5期814-819,共6页侯博文 彭泽阳 贺雅娟 
国家自然科学基金资助项目(61874023)
提出了一种基于静态分段补偿方法的近似乘法器。通过基于静态分段方法的Booth编码方法生成部分积阵列,并对生成的部分积阵列进行误差补偿优化以及近似压缩,以实现硬件性能和精度的折中。仿真结果显示,相比于综合工具生成的全精度乘法器...
关键词：近似乘法器 BOOTH编码 静态分段补偿方法 误差补偿 
一种高速2-D滑动FFT的设计实现
《合肥工业大学学报（自然科学版）》2023年第7期912-918,共7页许丁鸿 张多利 陶相颖 韩帅鹏 宋宇鲲 
国家自然科学基金资助项目(61874156);安徽省高校协同创新资助项目(GXXT-2019-030)。
文章介绍了采用2-D快速傅里叶变换(fast Fourier transform,FFT)算法的滑动窗FFT的基本特性原理和硬件实现过程,完成了窗长256点、步长16点的2-D滑动窗FFT的专用集成电路(application specific integrated circuit,ASIC)设计。传统FFT...
关键词：快速傅里叶变换(FFT) 滑动FFT 2-D FFT算法 高基Booth编码 
基于符号补偿的RISC-V处理器乘法器优化被引量：1
《计算机测量与控制》2023年第7期258-264,270,共8页高嘉轩 刘鸿瑾 施博 张绍林 华更新 
针对高性能RISC-V处理器乘法运算延迟过长的问题,改进了基本乘法器中的基4-Booth编码以及Wallace树型结构,提出了基于符号补偿的基4-Booth编码以及交替使用3-2压缩器和4-2压缩器的Wallace树型结构;基于符号补偿的基4-Booth编码减少了部...
关键词：RISC-V 处理器 乘法器 符号补偿 BOOTH编码 Wallace树型结构 
32位RISC-V处理器中乘法器的优化设计被引量：5
《电子设计工程》2022年第6期61-65,共5页唐俊龙 汤孟媛 吴圳羲 卢英龙 邹望辉 
柔性电子材料基因工程湖南省重点实验室开放基金(202015)。
针对32位RISC-V“蜂鸟E203”处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改...
关键词：RISC-V处理器 乘法器 压缩器 BOOTH编码 
一种千万门FPGA芯片中DSP硬核的设计被引量：4
《微电子学》2018年第4期485-490,共6页李正杰 张英 
国家十二五重大专项资助项目
提出了一种千万门FPGA芯片中DSP硬核的设计。基于SMIC 65nm CMOS工艺,以全定制技术设计实现了一个高性能的DSP硬核。DSP硬核主要包括输入输出逻辑、乘法器、XYZ选择器和模式控制单元、加法器等部分。为了提高DSP硬核的速度、面积和功耗...
关键词：FPGA DSP BOOTH编码 压缩器 超前进位 
基于改进的Booth编码和Wallace树的乘法器优化设计被引量：14
《计算机应用与软件》2016年第5期13-16,共4页石敏 王耿 易清明 
广东省工程技术研究中心项目(2012gczx A003)
针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压...
关键词：乘法器 BOOTH编码 部分积阵列 WALLACE树 
高速双域乘法器设计及其应用被引量：2
《微电子学与计算机》2016年第5期1-5,共5页郑朝霞 资义纯 田园 吴浩 
湖北省重大项目(2015ACA063);中央高校基本科研业务费资助;HUST(2014TS041);深圳市技术创新计划(CYZZ20140829104843693)
双域乘法器在椭圆曲线密码学中具有重要意义,是构成双域模乘器的重要组件.考虑到双域乘法器的关键路径主要由GF(p)域决定;因此,在传统的基4Booth编码乘法器的基础上进行优化设计,改进部分积产生电路以及Wallace压缩电路,使其能够同时支...
关键词：双域乘法器 双域模乘 BOOTH编码 双域4-2压缩器 
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