32位无符号并行乘法器的设计与实现  

Design and Implementation of a 32-Bit Unsigned Parallel Multiplier

作　　者：胡小龙[1] 颜煦阳[1] 

机构地区：[1]中南大学信息科学与工程学院,湖南长沙410075

出　　处：《计算机工程与科学》2010年第4期122-124,共3页Computer Engineering & Science

摘　　要：在基4的Booth算法得到部分积的基础上,采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快,且延时小。用Verilog进行了功能描述,并用ISE9.2对其进行了综合。Based on the traditional Booth 4 algorithm, we adopt the Wallace tree of a balanced 4：2 compressor to compute the sum of partial products and finally use CPA to get the final sum. It is shown that this scheme has a higher speed and a small delay than the traditional CSA array multiplier. The circuit is described using the Verilog HDL language and is synthesized by ISE9. 2.

关 键 词：并行乘法器 BOOTH算法 4压缩器 WALLACE树 

分 类 号：TP332.22[自动化与计算机技术—计算机系统结构]