高性能微处理器中采用多种预取技术的指令Cache设计  

Cache Design with Multiple Prefetch Technologies in High-Performance Microprocessors

作　　者：周宏伟[1] 张民选[1] 

机构地区：[1]国防科技大学计算机学院,湖南长沙410073

出　　处：《计算机工程与科学》2004年第11期103-105,共3页Computer Engineering & Science

基　　金：国家自然科学基金资助项目(60273069)

摘　　要：本文分析了传统的指令预取技术,并结合显性指令并行计算(EPIC)体系结构,研究了基于编译器与处理器通信的新的指令预取技术,提出了一种支持多种预取技术的L1指令Cache设计方案。This paper analyzes the traditional instruction prefetch technologies,studies a new instruction prefetch technology based on the communications between compilers and processors with the Explicitly Parallel Instruction Computing architecture, and gives a L1 instruction cache design scheme supporting several technologies.

关 键 词：指令预取 高性能微处理器 编译器 并行计算 EPIC 体系结构 通信 技术 支持 显性 

分 类 号：TP368[自动化与计算机技术—计算机系统结构] TP393[自动化与计算机技术—计算机科学与技术]