基于FPGA的并行可变长解码器的实现  

Design and implementation of a parallel VLD using FPGA

作　　者：蒋勇[1] 罗玉平[1] 

机构地区：[1]中国科学技术大学电子科学与技术系,合肥230026

出　　处：《电子技术应用》2005年第9期63-65,共3页Application of Electronic Technique

摘　　要：介绍了一种采用并行方式构建的多符号可变长码解码器。该解码器通过增加结构的复杂性和对硬件资源的占用,换取可变长码解码的高吞吐量。这种结构突破了可变长码码字之间的前向依赖性,可并行侦测出Buffer中的所有可能的码字。采用FPGA实现了这种结构。

关 键 词：可变长解码 现场可编程逻辑门阵列 硬件描述语言 FPGA实现 并行方式 解码器 可变 BUFFER 变长码 硬件资源 

分 类 号：TP312[自动化与计算机技术—计算机软件与理论] TP273[自动化与计算机技术—计算机科学与技术]