SOC的可测试性设计策略  

DFT Strategy of SOC Design

作　　者：周宇亮[1] 马琪[1] 

机构地区：[1]杭州电子科技大学微电子CAD研究所,杭州310018

出　　处：《半导体技术》2006年第9期687-691,共5页Semiconductor Technology

基　　金：浙江省重大科技攻关项目(2004C17002)

摘　　要：介绍了几种主要的VLSI可测性设计技术,如内部扫描法、内建自测试法和边界扫描法等,论述如何综合利用这些方法解决SOC内数字逻辑模块、微处理器、存储器、模拟模块、第三方IP核等的测试问题,并对SOC的可测性设计策略进行了探讨。The scan chain, BIST and boundary scan techniques for VLSI DFT were summarized. The applications of these solutions for digital logic, memory, micro-processor, analog circuit and third-party IP core in the SOC were analyzed. The DFT strategy of SOC design was discussed.

关 键 词：可测试性设计 系统芯片 内部扫描 内建自测试 边界扫描 

分 类 号：TN402[电子电信—微电子学与固体电子学] TN407