基于低功耗及加权优化的BIST测试生成器设计实现  

An Approach for BIST TPG Construction Based on Low-power and Weighted Optimization

作　　者：谈恩民[1] 叶宏[2] 

机构地区：[1]上海交通大学电子信息与电气工程学院,上海200030 [2]桂林电子工业学院电子工程系CAT研究室,广西桂林541004

出　　处：《微电子学与计算机》2006年第12期26-29,共4页Microelectronics & Computer

摘　　要：测试生成器TPG(TestPatternGeneration)的构造是BIST(Built-InSelf-Test)测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术,提出了一种基于低功耗及加权优化的BIST测试生成器设计方案,它根据被测电路CUT(CircuitUnderTest)各主输入端口权值构造TPG,在对测试序列优化的同时达到降低功耗的目的。仿真结果验证了该方案的可行性。Construction of TPG （Test Pattern Generation）is the important part of BIST （Built-In Self-Test）test strategy. This paper proposes an approach for TPG construction based on the weighted pseudo-random test theory and low-power design technology. With the primary input ports＇ weight, the TPG can concurrently achieve low-power and patterns optimized. Simulation result proves the practicability.

关 键 词：可测性设计 BIST 测试生成器 低功耗 加权伪随机测试 

分 类 号：TN4[电子电信—微电子学与固体电子学]