基于FPGA的高速并行Viterbi译码器的设计与实现  

作　　者：童琦[1] 何洪路[1] 吴明森[1] 

机构地区：[1]中国科学院上海微系统与信息技术研究所,上海200050

出　　处：《电子技术应用》2007年第1期30-32,共3页Application of Electronic Technique

摘　　要：针对319卷积编码,提出一种Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和译码效率,通过有效的时钟和存储介质复用,实现了高速并行的译码功能,并利用Verilog语言在Xil-inx ISE 6.2中进行了建模仿真和综合实现。

关 键 词：VITERBI译码 路径值 回溯 

分 类 号：TN764[电子电信—电路与系统]