基于修正BOOTH编码的32×32位乘法器  

32×32 bit fast multiplier based on modified booth algorithm

作　　者：崔晓平[1] 

机构地区：[1]南京航空航天大学信息科学与技术学院,南京210016

出　　处：《电子测量技术》2007年第1期82-85,共4页Electronic Measurement Technology

摘　　要：本文描述了一种32×32位快速并行结构乘法器,介绍了基于修正布斯编码算法的部分积产生电路,并对部分积的符号扩展进行了简化。给出了基于4∶2压缩器的华莱士树的实现方法,在最后的快速进位链中采用64位快速超前进位加法器以提高乘法器的运行速度。并用PSPICE仿真工具对其进行了功能验证和仿真。通过仿真分析比较,该32×32位乘法器的速度比传统的32位基于Wallace/Dadda的乘法器的速度快18.9%。This paper describes the design of a kind of 32 × 32bit fast parallel multiplier, introduces partial product generation circuit based on modified Booth algorithm, Wallace tree and 4：2 compressor. Carry look-ahead adder is used for the final 64 bit fast adder to improve multiplication performance. The multiplier has been functionally verified and simulated using PSPICE. The result of simulation reveals that the proposed multiplier can provide 18. 9% faster speed than the traditional Wallace/Dadda multiplier.

关 键 词：修正布斯编码器 4:2压缩器 华莱士树型结构 超前进位加法器 

分 类 号：TP342.21[自动化与计算机技术—计算机系统结构]