深亚微米VLSI物理设计中天线效应的预防及修复  

Process Antenna Effect Avoidance and Fixing in Deep-Submicron VLSI Physical Design

作　　者：王伟[1] 冯哲[1] 候立刚[1] 吴武臣[1] 

机构地区：[1]北京工业大学电控学院集成电路与系统研究室,北京100022

出　　处：《微电子学与计算机》2007年第8期42-45,48,共5页Microelectronics & Computer

摘　　要：深亚微米超大规模集成电路(VLSI)中金属互连线的天线效应(PAE)将会严重影响芯片物理设计的结果,甚至造成设计的失败。因此详细分析了天线效应的产生、危害和计算方法,重点讨论了深亚微米VLSI芯片物理设计中的PAE预防和修复方法,并且针对面积和时序要求苛刻的复杂芯片设计提出了优化的迭代流程。上述方法和流程成功应用于本研究室协作承担的"风芯Ⅱ号"H.264/AVC-AVS视频解码SoC芯片的后端物理设计过程中,极大地提高了天线效应的预防和修复效率,消除了版图中全部潜在高危PAE问题且节省了18.18%的迭代次数,节约了17.39%的芯片管芯面积,确保并实现了芯片流片的一次成功。PAE （Process Antenna Effect） is a key point in deep-submicron VLSI design due to its negative influence. This paper analyzes the inducement, the harmfulness and the relating computing methods of PAE. A practical way to avoid and to fix PAE violation in deep-submicron VLSI physical design is discussed and provided in this paper, which is used in ＂Phoenix II＂ H.264/AVC-AVS decoder SoC chip＇s back-end design and ensures the success of the chip on its first tape out, with an optimized iteration flow to eliminate all of the PAE violation in chip layout much more efficiently by 18.18% less iteration times and save chip＇s die area by 17.39% as well.

关 键 词：天线效应(PAE) 深亚微米 VLSI 物理设计 预布线 迭代 

分 类 号：TN4[电子电信—微电子学与固体电子学]