0.6um工艺NMOS ESD保护电路版图优化  

Layout optimization design for 0.6um GGNMOS ESD protection circuit

作　　者：姜玉稀[1] 陆嘉[1] 冉峰[1] 杨殿雄[1] 

机构地区：[1]上海大学微电子研究与开发中心,200072

出　　处：《微计算机信息》2008年第32期289-291,共3页Control & Automation

基　　金：上海市科委AM基金(0504);项目名称:深亚微米SOC设计中全芯片ESD仿真工具的研究;江苏省专用集成电路重点实验室开放课题(JSICK0402);项目名称:高性能DDR2I/O中ESD电路设计与验证

摘　　要：本文研究了在0.6um工艺下,数个版图参数对NMOS ESD保护器件性能的影响,并给出了这些版图参数适宜值的范围;提出了用于I/OPAD的ESD保护电路的版图优化方法,并证明了版图优化在提高ESD保护电路性能上的作用。The affection of different layout parameters on NMOS ESD protection ability under 0.6um technology is studied. The ranges of optimum layout parameters have been suggested. A layout optimization methodology for I/O PAD ESD protection circuit is proposed and demonstrated.

关 键 词：ESD 版图优化 DCGS SCGS GGNMOS 

分 类 号：TN402[电子电信—微电子学与固体电子学]