RTL到GDSII设计流程概述  

The Summary of RTL to GDSII Design Flow

作　　者：牛英山[1] 张燕军 

机构地区：[1]中国电子科技集团公司第四十七研究所,沈阳110032 [2]中国兵器第二○二研究所,咸阳712099

出　　处：《微处理机》2009年第4期5-6,9,共3页Microprocessors

摘　　要：从环境设置、约束检查、时钟规划、逻辑综合、布局优化及插入DFT、时钟树综合、CTS后优化、布线及优化、物理验证、参数提取、静态时序分析、功能验证、形式验证和自动测试向量生成等方面,对RTL到GDSII的设计流程进行了简要的叙述。RTL to GDSII design flow is briefly described from environment setting, constraint checking,clock plan, synthesis, floorplan and power plan, placement and optimization with Db-q＇, clock tree synthesis, post - CTS optimization, routing and optimization, physical verification, RC extraction, static timing analysis, functional verification, formal check, automatic test pattern generation, etc.

关 键 词：逻辑综合 时钟树综合 静态时序分析 形式验证 

分 类 号：TN4[电子电信—微电子学与固体电子学]