电容式加速度计读出电路芯片设计  

Design of Readout Circuit for Capacitive Accelerometers

作　　者：郭攀[1,2] 孔德义[1] 熊剑平[1,2] 朱荣华[1,2] 江儒龙[1,2] 李庄[1,2] 

机构地区：[1]中国科学院合肥智能机械研究所传感技术国家重点实验室,安徽合肥230031 [2]中国科学技术大学物理系,安徽合肥230026

出　　处：《仪表技术》2010年第1期12-14,共3页Instrumentation Technology

基　　金：国家自然基金资助项目(60871037);863计划资助项目(2007AA04Z341)

摘　　要：针对实验室的差分电容变化量为fF量级、频带宽度为0-20kHz的电容式加速度计,设计了一种可以有效减少噪声、失调电压和寄生电容影响的读出电路。该电路由开关电容积分电路、低噪声运放和单位增益采样保持电路组成。在0.5μm 2P3MCMOS工艺下完成该电路设计,通过仿真结果表明,该电路的输出电压与差分电容变化量成很好的线性关系,可以检测差分电容变化量达到fF量级。According to our lab＇s capacitive accelerometer which has differential capacitance output in the fF range and a bandwidth of 20kHz, a readout ASIC with substantially lower noise, offset voltage and higher immunity to parasitic capacitance is designed. This circuit is composed of switched-capacitor integrator circuit, low noise amplifier and unitygain sample-and-hold circuit. This design implemented 0.5μm 2P3M CMOS process. Simulation shows good linearity between input differential capacitance and output voltage. Besides, differential capacitance in the fF range can be detected.

关 键 词：电容式加速度计 读出电路 开关电容积分电路 低噪声运放 采样保持电路 

分 类 号：TM934.2[电气工程—电力电子与电力传动]