一种高效、可重构的二—十进制转码器设计  

An Efficient and Reconfigurable Design of Binary to Decimal Converter

作　　者：王庆春[1] 何晓燕[1] 万长兴[1] 

机构地区：[1]安康学院电子与信息技术研究中心,陕西安康725000

出　　处：《微计算机信息》2010年第17期142-144,共3页Control & Automation

基　　金：基金申请人:王庆春;项目名称:H.264/AVC视频编码器的分数像素插值算法研究与硬件实现;基金颁发部门:陕西省教育厅(07JK176)

摘　　要：文中针对二—十进制(BCD)转码器的FPGA实现目标,提出了一种高效、易于重构的转码器设计方法.并在FPGA(Altera EP1K30QC208-2)开发板上成功地实现了该设计,验证结果表明;和其它4种方法实现的12-bit二—十进制转码器相比,这种设计不但能节约实现代价(逻辑单元LEs);而且也能减小电路的路径延迟。In order to implement binary, to decimal （Binary Coded Decimal, BCD） converter on a Field Programmable Gate Array （FPGA） chip, an efficient and easily reconfigurable design is proposed. Moreover, the 12-bit binary to decimal converter was successfully implemented on a FPGA development board （Ahera EP1K30QC208-2）. Experimental results show that compared with other four designs, the design can save of the Logic Elements （LEs）. Meanwhile, Time Propagation Delay （TPD） can decrease.

关 键 词：二一-十进制(BCD)转码器 SOPC IP核 逻辑单元(LEs) 路径延迟(Tpd) 

分 类 号：TN919.3[电子电信—通信与信息系统]