基于FPGA的高速浮点加法器的实现  

Design and Implement of a Floating Point Adder Unit Using FPGA

作　　者：王秀芳[1,2] 侯振龙[1,2] 曲萃萃[1] 

机构地区：[1]东北石油大学电气信息工程学院,大庆163318 [2]黑龙江省油田控制与信息工程重点实验室,大庆163318

出　　处：《科学技术与工程》2010年第25期6293-6296,共4页Science Technology and Engineering

基　　金：黑龙江省教育厅科技项目(11551027)资助

摘　　要：为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。For reduced cost,shorten the design cycle and improved the portability,The results of the description of a 32bit single floating-point adder are presented in detail,which was synthesized on CycloneIII chip of Field Programmable Gate Array （FPGA）.The adder unit using VHDL language description and pipeline structure,met IEEE754 single precision floating point format and storage format,And the implement and simu｜ation used QuartusII MATLAB and ModelSim SE.Simulation results shows that the system can reach 10-8 precision of magnitude,at the same time the design can be re-configurable and be used as a subsystem in other digital signal processing systems.

关 键 词：IEEE754 可编程逻辑门阵列 VHDL 浮点加法器 

分 类 号：TP302.1[自动化与计算机技术—计算机系统结构]