可编程逻辑阵列减少毛刺的低功耗布线算法  

Glitch Minimization and Low Power FPGA Routing Algorithm

作　　者：黄娟[1,2] 杨海钢[1] 李威[1,2] 谭宜涛[1,2] 崔秀海[1] 

机构地区：[1]中国科学院电子学研究所可编程芯片与系统研究室,北京100190 [2]中国科学院研究生院,北京100049

出　　处：《计算机辅助设计与图形学学报》2010年第10期1664-1670,共7页Journal of Computer-Aided Design & Computer Graphics

摘　　要：随着集成电路工艺的进步和集成度的提高,功耗成为制约FPGA发展的主要问题.为此提出一种减少毛刺的FPGA低功耗布线算法.通过修改代价函数,在布线过程中动态地调节信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而减少毛刺,降低电路的动态功耗.该算法从软件方面来减少毛刺,不需要增加任何硬件电路开销.在运算时间相同的情况下,将文中算法与VPR布线算法进行比较.实验结果表明,该算法平均能消除23.4%的毛刺,降低5.4%的功耗,而关键路径延时平均仅增加1%.This paper describes a routing algorithm that limits the number of glitches in order to reduce dynamic power in FPGAs.The algorithm involves modifying cost function and aligning the arrival time of signals to the inputs of the lookup tables to filter out some glitches.During the same run time,experimental results demonstrate that the proposed method eliminates 23.4% of the glitches,reduces overall FPGA power by 5.4%,while,compared with the VPR,the critical-path delay only increases by 1% on average.Furthermore,the proposed method requires no additional hardware to reduce glitches.

关 键 词：FPGA 低功耗布线 毛刺 代价函数 动态功耗 

分 类 号：TN402[电子电信—微电子学与固体电子学]