运动估计芯片中降低局存与脉动阵列数据宽度的设计方法  

A METHOD OF DECREASING DATA WIDTH BETWEEN CACHE AND SYSTOLIC ARRAY ON MOTION ESTIMATION CHIP

作　　者：傅宇卓[1] 胡铭曾[1] 方滨兴 

机构地区：[1]哈尔滨工业大学计算机科学与技术系

出　　处：《计算机研究与发展》1999年第8期943-947,共5页Journal of Computer Research and Development

基　　金：国家"八六三"计划基金

摘　　要：文中针对运动估计芯片中极为重要的存储器的结构设计，提出了一种降低局存与运算阵列端口数的设计方法，使局存的控制结构得到极大简化．文中应用这种方法，对ＡＢ２，ＡＳ２结构进行改造，得到两种具有工程实用性的新型结构．端口数的降低会带来运算阵列计算效率的下降，为此又推导了一个平衡端口数与计算效率的公式．本文研究来自于实现运动估计芯片的工作中，对研究ＭＰＥＧ－２视频编码器的ＶＬＳＩ实时实现有一定的参考价值．Aiming at cache design, which plays an important role in motion estimation(ME) chip, a design method of decreasing data width between cache and systolic array, which simplifies design of cache control. Two new architectures on AB2 and AS2 are constructed by using the novel method. Decreasing the port number will bring about the problem of low efficiency. A formula which shows connection between port number and computing time can give a tradeoff. The research result coming from the work of ME chip's realization, is beneficial to the work of studying MPEG 2' encoder.

关 键 词：存储器 脉动阵列 运动估计芯片 数据宽度 设计 

分 类 号：TP333.02[自动化与计算机技术—计算机系统结构]