HVIC设计中CMOS静态闭锁效应研究  

作　　者：Q. Huang 陈其林 

出　　处：《微电子学》1990年第5期48-51,共4页Microelectronics

摘　　要：用SPICE程序研究了制作在高压集成电路(HVIC)薄外延层上的CMOS器件的静态闭锁效应。与传统的CMOS结构相比,图形的布局和高压器件的衬底电流对CMOS闭锁均有重要的影响。邻近高压器件的nMOS,由于有一额外的pnpn通道,因而存在一特殊的闭锁条件。根据图形的布局,为了消除闭锁条件,研究结果认为,用pMOS管邻接于高压器件是最合适的。结果还表明,CMOS器件的闭锁可通过将器件制作在p^-衬底的n^-外延层上而得以改进。

关 键 词：HVIC 高压集成电路 CMOS 闭锁效应 

分 类 号：TN432[电子电信—微电子学与固体电子学]