基于边界扫描技术的SOC数字电路可测性设计  

Design for Testability of Digital Circuit in SOC Based on Boundary-Scan

作　　者：周银[1] 刘荣昌[2] 陈圣俭[1] 王蒙蒙[1] 

机构地区：[1]装甲兵工程学院控制工程系,北京100072 [2]中国北方车辆研究所,北京100072

出　　处：《微电子学》2011年第5期705-708,共4页Microelectronics

基　　金：国家自然科学基金资助项目(60871029)

摘　　要：随着SOC系统的快速发展,如何对其进行有效的测试与诊断是当前研究的热点问题。从SOC数字电路可测试性设计的角度出发,基于边界扫描技术,设计了具有边界扫描结构的IP核,并对相应的测试方法进行了研究。通过仿真及时序分析,验证了该设计方法的可行性,为SOC系统的测试提供了新的思路。With rapid development of SOC,its test and diagnosis is becoming a research subject of interest.From the viewpoint of design-for-testability of digital circuits in SOC,an IP core with boundary-scan architecture was designed and corresponding test strategies were studied.Feasibility of the design methodology was validated by simulation and experimental results,which provided a novel approach for SOC test.

关 键 词：SOC 数字电路 IP核 边界扫描 可测性设计 IEEE1149.1 

分 类 号：TP331.1[自动化与计算机技术—计算机系统结构]