基于Radix-4 Booth编码的乘法器优化设计  

Optimal Design of Multiplier Based on Radix-4 Booth Encoding

作　　者：陈海民[1] 李峥[1] 谢铁顿[2] 

机构地区：[1]解放军信息工程大学电子技术学院,郑州450004 [2]河南财经政法大学成功学院,河南巩义451200

出　　处：《计算机工程》2012年第1期233-235,共3页Computer Engineering

基　　金：国家自然科学基金资助项目(61072047);郑州市创新型科技人才队伍建设工程基金资助项目(096SYJH21099);现代通信国家重点实验室基金资助项目(9140C1106021006)

摘　　要：传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部分积。在32位乘法器上的验证结果表明,该设计能有效减小关键路径延迟和芯片面积消耗。The traditional Radix-4 Booth encoding will produce the complement computing operation emerged in the process of negative partial product generation,which influences the word efficiency for multiplier.Aiming at this problem,this paper puts forward a multiplier optimal design of recombining partial products.By adding an ＂or＂ gate operation and simple hard-wired recombinant,it avoids addition operation in the complement computing process,and does not generate redundant partial product.The validated result on 32-bit multiplier shows that the design can effectively reduce the critical path delay and chip area consumption.

关 键 词：Radix-4Booth编码 乘法器 部分积 关键路径延迟 芯片面积消耗 

分 类 号：TN492[电子电信—微电子学与固体电子学]