并行折叠计数器的BIST方案  

BIST Scheme of Parallel Folding Counters

作　　者：梁华国[1] 李鑫[2] 陈田[2] 王伟[2] 易茂祥[1] 

机构地区：[1]合肥工业大学电子科学与应用物理学院,安徽合肥23009 [2]合肥工业大学计算机与信息学院,安徽合肥23009

出　　处：《电子学报》2012年第5期1030-1033,共4页Acta Electronica Sinica

基　　金：国家自然科学基金(No.60876028);博士点基金(No.200803590006);安徽高校省级自然科学研究重点项目(No.KJ2010A280)

摘　　要：本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的EDA设计流程.A new architecture of parallel folding counters is presented and a preferred BIST scheme of multiple scan chains is advised. Compared to international similar approaches, the proposed scheme needs less storage volume and shorter test application time, test application time is only as much as 0.265 % of other similar scheme, and is compatible with traditional scan-based design flow.

关 键 词：内建自测试 线性反馈移位寄存器 并行折叠计数器 多扫描链 测试数据压缩 

分 类 号：TN407[电子电信—微电子学与固体电子学]