VHDL的模块化教学方法反思与总结  

作　　者：胡小玲[1] 翟秀艳 袁颖[1] 

机构地区：[1]北京工业大学电控学院,北京100124 [2]天津石油职业技术学院资源勘查系,天津301607

出　　处：《中国电力教育（中）》2013年第1期112-113,共2页China Electric Power Education

摘　　要：VHDL作为电子工程领域的一种通用硬件描述语言,不仅是EDA的核心技术,同时也是数字系统设计的重要组成部分。通过多年的VHDL教学实践,提出了一套更有利于学生快速学习并掌握VHDL语言的模块化教学方法,即VDE介绍与VHDL程序入门、VHDL组合逻辑电路设计、VHDL时序逻辑电路设计、VHDL综合设计四个模块。通过教学实践取得了良好的教学效果。

关 键 词：VHDL EDA 模块化 教学方法 

分 类 号：G642.0[文化科学—高等教育学]