双状态机在LDPC码译码实现中的应用  

Application of Double State Machine in LDPC Decoding Implementation

作　　者：杨佳旭[1] 王莹[1] 王涛[1] 方小强[2] 黄秦煌 贺刚 

机构地区：[1]空军工程大学信息管理中心 [2]91230部队 [3]海军装备研究院航空飞机论证研究所

出　　处：《科学技术与工程》2013年第28期8483-8486,共4页Science Technology and Engineering

基　　金：国家"973"计划项目(2009CB613306)资助

摘　　要：FSM(Finite State Machine,有限状态机)的核心功能是能描述一系列具有逻辑顺序的事件,并能有效管理各个事件执行的步骤,它是一种较为特殊的时序电路。本文分析了LDPC码译码器的主控程序的结构,结合有限状态机的设计思想,采用了两个状态机交替工作的机制,在FPGA上实现了译码器的主控模块,使初始信息存储模块、校验消息处理模块、变量消息处理模块、累加模块及校验模块有序工作,实现了模块间的无缝链接,使译码器工作稳定可靠。FSM （ Finite State Machine） as a special timing circuit, the foremost function is that it can describe a series of event with consecution, make events works orderly. The main control program of the LDPC decoder struc- ture is analyzed, Combined with the design of finite state machine, the two state machines to alternate work mecha- nism, the realization of the main control module in FPGA decoder, the initial information storage module, check the message processing module, variable message processing module, check module cumulative module and orderly work, are achieved a seamless link between modules. The decoder is stable and reliable in work.

关 键 词：有限状态机 LDPC译码器 FPGA 

分 类 号：TN911.22[电子电信—通信与信息系统]