“存储＋逻辑”3D集成电路的硅通孔可测试性设计  

Design for Testing 3D TSVs Connecting Memory Die and Logic Die

作　　者：叶靖[1,2] 郭瑞峰 胡瑜[1] 郑武东 黄宇 赖李洋 李晓维[1] 

机构地区：[1]中国科学院计算技术研究所计算机体系结构国家重点实验室,北京100190 [2]中国科学院大学,北京100049 [3]Synopsys Inc.Hillsboro,OR 97124 USA [4]Mentor Graphics Cooperation,Wilsonville,OR 97070 USA

出　　处：《计算机辅助设计与图形学学报》2014年第1期146-153,共8页Journal of Computer-Aided Design & Computer Graphics

基　　金：国家“九七三”重点基础研究发展计划项目(2011CB302503);国家自然科学基金(61076018,61274030);美国Mentor Graphics公司研究型合作项目

摘　　要：为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6.logic die. Then, by transforming the boundary scan chains on the logic die, two connection modes, serial and parallel, are implemented. Finally, extra registers are added in the logic die to store TSV testing configuration bits. Experimental results show that, 0.4% area overhead is induced to the IEEE1149.1 boundary scan circuit, and TSV test time is reduced by 6X in comparison with the previous work.

关 键 词：3D集成电路 硅通孔 可测试性设计 JEDEC协议JESD229 IEEE 1149 1协议 

分 类 号：TP306.2[自动化与计算机技术—计算机系统结构]