RTL综合中基本时序逻辑元件的综合方法研究  

Synthesis Method of Basic Sequential Components in RTL Synthesis

作　　者：袁媛[1] 谢巍[1] 刘明业[1] 

机构地区：[1]北京理工大学ASIC研究所,北京100081

出　　处：《计算机辅助设计与图形学学报》2001年第9期855-859,共5页Journal of Computer-Aided Design & Computer Graphics

基　　金：国家自然科学基金 (69973 0 0 )资助

摘　　要：锁存器与触发器的综合是 RTL综合中时序逻辑综合子系统的主要研究问题之一 ,不同的 RTL时序电路描述综合出的元件各不相同 .文中从 VHDL 语言的 RTL 描述特征入手 ,研究了 RTL 综合中锁存器与触发器的综合方法 ,阐述了采用锁存器及触发器的各种不同情况 ,同时说明如何才能正确地区分锁存器及触发器 .Synthesis of latch and flip flop is one of the main problems which should be solved in sequential logic synthesis system. Different components can be inferred from different RTL circuit descriptions. This article discusses the synthesis of latches and flip flops described in RTL form with VHDL language, clarifies the different cases of using latches and flip flops in detail, and shows how to distinguish latches from flip flops correctly. Experiment result at the end of this article verifies the effectiveness of presented approach.

关 键 词：RTL综合 锁存器 触发器 时序逻辑电路 时序逻辑元件 

分 类 号：TN791[电子电信—电路与系统] TP331.2[自动化与计算机技术—计算机系统结构]