基于Cadence平台深亚微米CMOS工艺设计套件开发  

Design Kit for TSMC_0.35μm CMOS Technology Based on Cadence

作　　者：谢婷婷[1] 王志功[1] 

机构地区：[1]东南大学射频与光电集成电路研究所,南京210096

出　　处：《电气电子教学学报》2001年第4期39-42,共4页Journal of Electrical and Electronic Education

摘　　要：结合集成电路后端设计流程 ,以美国 MOSIS多项目晶圆 ( MPW)计划提供的台湾半导体制造公司 ( TSMC)的 0 .35微米 CMOS工艺为例 ,对基于 Cadence平台 ,开发用于高频、高速模拟和模数混合集成电路设计的设计套件 ( Design Kit)进行了讨论。This paper discusses the creation of Design Kit based on Cadence for the design of sub micron CMOS technology circuits. The Design Kit has been widely used to design high speed and high frequency circuits, some of which have proved to be successful.

关 键 词：深亚微米CMOS 设计套件 电路设计 CADENCE 集成电路 

分 类 号：TN432[电子电信—微电子学与固体电子学]