基于Verilog HDL语言的FPGA浮点数加减法运算的实现  

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作  者:谢文彬 

机构地区:[1]淮安生物工程高等职业学校,江苏淮安223200

出  处:《机电信息》2018年第24期92-93,95,共3页

摘  要:针对数控系统中刀具补偿、插补计算常采用浮点运算的问题,基于FPGA技术特点,采用Verilog HDL语言实现32位浮点数的加减法运算,并通过仿真,验证其正确性。

关 键 词:浮点运算 VERILOG HDL语言 现场可编程门阵列 仿真 

分 类 号:TN791[电子电信—电路与系统]

 

参考文献:

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二级参考文献:

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引证文献:

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