集成电路的版图比对电路LVS系统化自动验证方法研究  

Study on QA Automation and Interface Realization for LVS

作　　者：程长虹 孙杰 胡少坚[1] CHENG Changhong;SUN Jie;HU Shaojian(Shanghai IC R&D Center,Shanghai 201203,China.)

机构地区：[1]上海集成电路研发中心有限公司

出　　处：《集成电路应用》2019年第8期25-27,共3页Application of IC

基　　金：国家科技重大专题课题(2011ZX02702_004)

摘　　要：分析集成电路的版图比对电路LVS验证的必要性和难点。提出了LVS自动化验证系统架构。通过Skill汇编语言建立系统化LVS自动化验证桌面工具。这是一套适用于不同工艺的,嵌套在Cadencevirtuoso平台下的LVS自动化验证方法,可以大大提高LVS验证的质量和效率。Layout Versus Schematic(LVS)verification necessities and difficulties are analyzed in this paper.LVS automation verification infrastructure tool is raised,and then LVS automation verification interface tool is developed by skill language,which is built in cadence virtuoso and can be used for different process.This tool can improve greatly LVS QA quality and efficiency.

关 键 词：集成电路设计 版图比对电路 自动化验证 CADENCE VIRTUOSO 

分 类 号：TN405[电子电信—微电子学与固体电子学]