基于半实物仿真的信道编译码性能验证系统  

Channel coding and decoding performance verification system based on hardware-in-the-loop simulation

作　　者：宿凌超 雷茂 秦明伟[1,2] 姚远程 SU Ling-chao;LEI Mao;QIN Ming-wei;YAO Yuan-cheng

机构地区：[1]西南科技大学信息工程学院,绵阳621010 [2]特殊环境机器人技术四川省重点实验室,绵阳621010

出　　处：《制造业自动化》2022年第4期62-65,共4页Manufacturing Automation

基　　金：国家重点研发计划(2016YFF0104003);四川省教育厅科研项目(18ZB0611);四川省科技计划(2019YJ0309)。

摘　　要：依据DVB-S标准的高斯信道下对RS(204,188)+CC(2,1,7)+卷积交织级联编译码算法性能评估时,发现基于Matlab软件搭建通信系统仿真模型时,在信源数据量偏大时,获取完整级联编译码算法系统的仿真结果需要耗费几十分钟甚至几个小时。为实现快速获取级联编译码在不同信噪比下的性能分析验证,将FPGA技术与上位机软件相结合,设计了基于半实物仿真的编译码性能验证系统。系统测试及分析表明,级联编译码硬件板级实测性能与Matlab仿真性能保持在误差范围0.5dB内,信源长度为10010624bit时,在30s内即可完成单次性能仿真与数据上传,可靠性与实时性好,可用于信道编译码性能分析验证研究。

关 键 词：DVB-S RS 卷积编码 VITERBI译码 

分 类 号：TN911.22[电子电信—通信与信息系统]