基于Cortex_M3内核的SoC芯片软硬件协同验证平台设计实现  

作　　者：邓睿 余宏 莫章洁 岳天天 王丹钰 

机构地区：[1]贵州师范学院物理与电子科学学院

出　　处：《数字技术与应用》2023年第6期197-199,共3页Digital Technology & Application

基　　金：贵州省普通高等学校教学内容和课程体系改革项目“基于产教融合与OBE理念的集成电路设计实训课程群建设”(GZJG20230074);贵州师范学院2020年度校级科学研究基金项目课题研究成果“基于FPGA+ARM异构SOC技术的高速视频图像采集系统应用研究”(2020YB004);贵州省普通高等学校青年科技人才成长项目(黔教合KY字[2021]234);贵州省普通高等学校青年科技人才成长项目(黔教合KY字[2022]297号)。

摘　　要：片上系统(System on Chip,SoC)一般包括可配置的通用IP核和用户自行设计的专用IP核组成的系统[1]。SoC芯片的规模、复杂度和集成度日益增加,芯片验证的时间占据了整个研发周期的三分之二,验证的充分性有效地保证了芯片投片的成功率[2]。在基于处理器IP设计构建出SoC芯片系统后,如何对系统架构和各功能进行验证的复杂度也在不断提高。在SoC芯片设计阶段的验证,通常分为两个阶段来进行验证。第一个阶段是在设计初期,使用软硬件协同仿真技术进行早期验证与开发,在此过程中主要是利用仿真技术对硬件系统功能进行验证以及设计漏洞的调试,是SoC设计中非常重要的环节。

关 键 词：软硬件协同仿真 片上系统 IP核 SOC设计 SOC芯片 芯片验证 软硬件协同验证平台 仿真技术 

分 类 号：TN949[电子电信—信号与信息处理]