检索规则说明:AND代表“并且”;OR代表“或者”;NOT代表“不包含”;(注意必须大写,运算符两边需空一格)
检 索 范 例 :范例一: (K=图书馆学 OR K=情报学) AND A=范并思 范例二:J=计算机应用与软件 AND (U=C++ OR U=Basic) NOT M=Visual
作 者:巢玮 徐勇 杨凡 吴浩泽 CHAO Wei;XU Yong;YANG Fan;WU Haoze(Harbin Institute of Technology(Shenzhen),Shenzhen 518055,China;Shenzhen GWX Technology Co.,Ltd.,Shenzhen 518053,China)
机构地区:[1]哈尔滨工业大学(深圳),广东深圳518055 [2]深圳国微芯科技有限公司,广东深圳518053
出 处:《电子设计工程》2023年第24期70-74,80,共6页Electronic Design Engineering
摘 要:在集成电路(IC)设计的过程中,准确地对顶层与模块的时序进行约束是时序分析及时序收敛的重要保证。为了提高效率,该文提出了一种时序约束的自动化等效传播方法,该方法包括时序约束的向下传播和时序约束的向上传播。相较于传统的时序约束的手动传播,自动化实现能有效地避免因设计与时序迭代而带来的时序约束的手动传播工作,减少了设计时序约束的人力成本,从而加速时序收敛的迭代周期,提高时序迭代与时序收敛的效率并节约人力成本。从实验结果来看,该方法在测试用例与项目工程应用中均能准确地生成对应的时序约束,显著提高了时序约束设计的效率及自动化程度。A set of accurate timing constraints for both top and blocks is an important guarantee of static timing analysis and timing closure in the Integrated Circuit(IC)design procedure.To achieve high efficiency,this paper proposed an automated timing constraints propagation approach,which includes timing constraints demotion and promotion.Comparing to traditional method,the automatic approach avoids the manual process for propagating timing constraints that caused by design and timing iteration.Therefore,it reduces the human effort for the timing constraint generation and speeds up the timing closure period.The experiment result shows that this approach performs high accuracy for both test cases and industrial projects,and significantly improves both efficiency and automaticity for timing constraint generation.
关 键 词:电子设计自动化 IC设计 静态时序分析 时序约束
分 类 号:TN409[电子电信—微电子学与固体电子学] TN47
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