FPGA上浮点加/减法器的设计  

Design of Floating Adder on FPGA

作　　者：杨靓[1] 徐炜[1] 黄士坦[1] 

机构地区：[1]西安微电子技术研究所,西安710054

出　　处：《计算机工程与应用》2003年第2期24-25,41,共3页Computer Engineering and Applications

基　　金：部委预研基金项目资助

摘　　要：浮点加减运算是现代数字信号处理应用中非常频繁的操作,介绍了字长为20位的TIDSP浮点数在VirtexTM-E系列FPGA上的实现,这种设计在用三拍实现浮点加减运算时,速度达到了80M以上。The Floating add and subtract operation is highly f requent operation in modern digital signal processing.In this paper,the autho rs research an implementation of TI DSP floating number of20bit word length i nto VirtexTM-E FPGA.Implementing floating add and subtract operation during th ree clock period,the frequency can reach to80MHZ.

关 键 词：FPGA 设计 浮点加法器 浮点减法器 数字信号处理 

分 类 号：TP332.21[自动化与计算机技术—计算机系统结构] TN911.72[自动化与计算机技术—计算机科学与技术]