浮点减法器

作品数：1被引量：6H指数：1
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FPGA上浮点加/减法器的设计被引量：6
《计算机工程与应用》2003年第2期24-25,41,共3页杨靓 徐炜 黄士坦 
部委预研基金项目资助
浮点加减运算是现代数字信号处理应用中非常频繁的操作,介绍了字长为20位的TIDSP浮点数在VirtexTM-E系列FPGA上的实现,这种设计在用三拍实现浮点加减运算时,速度达到了80M以上。
关键词：FPGA 设计 浮点加法器 浮点减法器 数字信号处理 
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