一种SDRAM控制器软核的Verilog设计  

A Verilog Design of SDRAM Controller Core

作　　者：刘宇[1] 陈文艺[1] 李新慧[2] 

机构地区：[1]西安邮电学院ASIC中心,陕西西安710061 [2]西安电子科技大学电子工程学院,陕西西安710071

出　　处：《西安邮电学院学报》2003年第4期89-93,共5页Journal of Xi'an Institute of Posts and Telecommunications

摘　　要：介绍了SDRAM存储器的特点及工作原理,SDRAM是一种采用了地址复用技术的高速海量同步存储器,其读写数据都是在时钟的上沿进行的。重点介绍了一种通用SDRAM控制器软核的Verilog设计,通过控制器接口可使得对SDRAM的操作如同通用的SRAM一样简单。This paper introduces the characteristics and the work principle of the SDRAM.SDRA is a kind of RAM with high speed and vast capacity,which adress can be multiplicated.The read and write operation on the posedge of the clock.In emephases,this paper introduces the verilog design of a kind of all-purpose SDRAM controller core.By use the SDRAM controller interface,the SDRAM using are simple like the SRAM.

关 键 词：SDRAM 工作原理 地址复用 VERILOG 状态机 存储器 

分 类 号：TP333.8[自动化与计算机技术—计算机系统结构]