带缓冲器的3D-IC时钟布线  

Buffered Clock Tree Routing for 3D-IC

作　　者：封成冬 王琴[1] 谢憬[1] 毛志刚[1] 

机构地区：[1]上海交通大学微电子学院

出　　处：《微电子学与计算机》2014年第8期98-103,共6页Microelectronics & Computer

基　　金：国家自然科学基金项目(61176037);教育部重点实验室主任基金资助

摘　　要：为了在基于TSV的3D-IC中实现成本效率高的时钟树布线,介绍一个3D时钟树综合算法.对于一个给定抽象时钟树的拓扑结构,给出了一个3D时钟树嵌入算法来最小化TSV个数。如果没有给定抽象树拓扑结构,提出了一个NN-3D算法来生成抽象树.最后,插入缓冲器来进一步降低时钟树的延时以及最大负载电容.这几个步骤连接起来就形成一个完整的时钟树综合算法.通过Matlab建模验证,这个算法在布线总长度、延时、功耗以及TSV个数等各方面综合考量下获得了很好的效果,进一步降低了3D-IC的成本以及功耗散热问题.To get a cost-effective implementation of clock trees in 3D-IC designs based on TSV (Through-Silicon Via) ,a 3D clock tree synthesis algorithm is proposed .For a topology given abstract tree ,we introduce a 3D clock tree embedding algorithm to minimize the number of TSVs .If abstract tree is not given ,we introduce a nearest-neighbor-3D algorithm to generate an abstract clock tree .Finally ,buffers are inserted to reduce delay and maximum load capacitance .These steps make the clock tree synthesis algorithm .Through experiment ,we confirm that the clock tree synthesis with this algorithm is very effective in terms of total wirelength ,delay ,power consumption and the number of TSVs .Thus ,it relieves the thermal and cost issues of 3D-IC .

关 键 词：3D-IC 时钟树综合 TSV 

分 类 号：TN402[电子电信—微电子学与固体电子学]