用虚拟制造设计低压功率VDMOS  

Designing low-voltage power VDMOS with virtual fabrication

作　　者：夏宇[1] 王纪民[1] 蒋志[1] 

机构地区：[1]清华大学微电子学研究所,北京100084

出　　处：《半导体技术》2004年第5期72-74,77,共4页Semiconductor Technology

摘　　要：采用虚拟制造方法设计了低压功率VDMOS器件,并对其进行结构参数、物理参数和电性能参数的模拟测试,确定了器件的物理结构。通过对这些参数和电学特性的分析,进一步优化设计,最终获得了满意的设计参数和性能。A low-voltage power VDMOS is designed using virtual fabrication. A virtual device issimulated and the structure of device is settled through the optimizing of process parameters. Afarther optimization is obtained through analyzing and optimizing of the electronics character. Theresults are in good agreement of design anticipation.

关 键 词：虚拟制造 低压功率VDMOS器件 结构参数 物理参数 电性能参数 电学特性 优化设计 

分 类 号：TN386.1[电子电信—物理电子学] TN432