嵌入式折叠内插式CMOS模/数转换器设计  

Design of Embedded Folding/Interpolating CMOS A/D Converter

作　　者：朱樟明[1] 杨银堂[1] 孙龙杰[1] 吴晓鹏[1] 

机构地区：[1]西安电子科技大学微电子研究所,西安710071

出　　处：《固体电子学研究与进展》2004年第3期322-326,共5页Research & Progress of SSE

基　　金：国家高技术研究发展 86 3计划资助项目 ( 2 0 0 2 AA1 Z1 2 1 0 )

摘　　要：基于折叠内插式 ADC结构 ,采用分段式结构、两级折叠、主动内插技术和非线性误差补偿技术 ,采用TSMC0 .35 μm CMOS工艺设计实现了 8位 40 MS/s ADC。基于 BSIM3V3模型 ,采用 Cadence Spectre仿真器对 8位折叠内插式 ADC进行了系统仿真 ,采用 MPW计划对 ADC进行了流片验证 ,仿真和测试结果表明该ADC具有较低的非线性误差和良好的频域特性 ,证明了误差补偿技术的有效性。该 ADC的有效面积为 0 .6mm2 ,适合嵌入式应用。Based on the structure of Folding and Interpolating ADC, an 8-bit 40 MS/s Folding and Interpolating ADC is implemented by the TSMC 0.35 μm CMOS technology. The key technology of the ADC consists of segmented technology, two foldings, active interpolating and non-linear errors compensation technology. Based on the BSIM3V3 model, the 8-bit ADC is simulated by Cadence Spectre and implemented by the MPW plan. The results of simulation and measurement show that the ADC has lower non-linear errors and good frequency characteristic. The chip occupies 0.6 mm^2 active area.

关 键 词：两级折叠 主动内插 模数转换器 误差补偿 

分 类 号：TN402[电子电信—微电子学与固体电子学]