可编程器件设计中跨时钟域的同步设计问题  

The Timing Problem of Synchronous Design in FPGA/CPLD

作　　者：雷剑虹[1] 金之诚[1] 沈建国[1] 

机构地区：[1]华东师范大学 电子科学技术系,上海200062

出　　处：《华东师范大学学报（自然科学版）》2004年第3期66-70,92,共6页Journal of East China Normal University(Natural Science)

摘　　要：介绍可编程器件异步设计中的亚稳态现象及其可能造成的危害,阐述同步设计的重要性.通过具体的设计实例论证了跨时钟域同步处理的必要性,并给出一种实现跨时钟域同步处理的方法和具体电路实例.This paper discusses the timing problem in FPGA/CPLD design. It digs out the reasons of this kind of problem and the influence of them on design. Finally, it concludes with some resolutions for the timing design.

关 键 词：亚稳态 异步设计 同步设计 VERILOG HDL语言 

分 类 号：TN802[电子电信—信息与通信工程]