基于密集采样成像算法的全芯片可制造性检查技术  

作　　者：严晓浪[1] 陈晔[1] 史峥[1] 马玥[1] 高根生[1] 

机构地区：[1]浙江大学超大规模集成电路研究所,杭州310027

出　　处：《中国科学（E辑）》2005年第2期214-224,共11页Science in China(Series E)

基　　金：国家自然科学基金(批准号: 60176015; 90207002);国家高技术研究发展计划(批准号: 2002AAZ1460) 资助项目

摘　　要：分辨率增强技术(Resolution Enhancement Technology, RET)在集成电路制造中的应用使得光刻用掩模图形日趋复杂, 而掩模制造成本和制备时间也随之增加. 由于光刻工艺包含了一系列复杂的物理和化学过程, 分辨率增强技术本身很难保证其输出结果的正确性, 因此在制造之前, 利用计算机对已经过处理的版图作可制造性验证变得十分必要. 文中介绍了光刻建模、成像模拟和问题区域查找的算法, 回顾和比较了当今流行的post-RET验证方法, 并阐述了基于密集采样成像算法(Dense Silicon Imaging, DSI)的可制造性验证的必要性. 并在密集采样成像算法的各个关键步骤提出了新的加速算法. 在新算法的帮助之下, 以往由于计算量太大而被认为不实用的基于密集采样成像的可制造性检查得到了实现.文章的最后部分给出了密集采样成像算法在实际中应用的例子和实验结果.

关 键 词：成像算法 密集 可制造性 光刻 掩模 分辨率增强技术 芯片 采样 加速算法 计算机 

分 类 号：TN405[电子电信—微电子学与固体电子学]