带有48字节RAM的日历时钟芯片的设计  

The logic design of a clock/calendar IC with 48°i8bit RAM

作　　者：曾爱华[1] 殷瑞祥[1] 郭瑢[1] 陈敏[1] 

机构地区：[1]华南理工大学电信学院,广州510640

出　　处：《电子技术应用》2005年第6期73-76,共4页Application of Electronic Technique

摘　　要：介绍了一种带有48字节RAM的日历时钟芯片的设计,该芯片具有振荡、分频、可编程的计时计数、定时闹响和中断输出等功能。该芯片基于VerilogHDL描述,采用模块化设计,可扩展性好;并利用Synopsys公司的VCS和DC工具分别对设计进行了成功的系统仿真和综合;同时还简单介绍了ASIC设计的整个流程。

关 键 词：日历时钟芯片 RAM 字节 Synopsys公司 VERILOG ASIC设计 模块化设计 可扩展性 系统仿真 可编程 HDL VCS 计时 中断 

分 类 号：TP333[自动化与计算机技术—计算机系统结构] TH714.51[自动化与计算机技术—计算机科学与技术]