郭瑢

作品数：3被引量：8H指数：2
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供职机构：华南理工大学电子与信息学院更多>>
发文主题：专用集成电路I^2CASIC静态时序分析集成电路设计更多>>
发文领域：电子电信自动化与计算机技术机械工程更多>>
发文期刊：《电子技术应用》《汕头大学学报（自然科学版）》更多>>
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静态时序分析在数字ASIC设计中的应用被引量：4
《重庆工学院学报》2005年第8期51-55,62,共6页陈敏 殷瑞祥 郭瑢 曾爱华 
主要介绍了静态时序分析在数字ASIC设计中的应用,描述了静态时序分析的基本原理和流程,并以I2C总线设计为例,分析了对数字ASIC作静态时序分析中可能出现的问题,提出了消除虚假路径的实际方法.通过对全芯片进行静态时序分析,可以确认设...
关键词：专用集成电路(ASIC) 静态时序分析(STA) I^2C 时序约束 虚假路径 
同步数字集成电路设计中的时钟树分析被引量：3
《汕头大学学报（自然科学版）》2005年第3期75-80,共6页殷瑞祥 郭瑢 
研究了同步数字系统的组成和时钟偏移,并结合一个数字集成电路8051的时钟树设计实例,介绍了时钟树的经验结构和设计方法流程.比较了采用Synopsys公司的布局布线工具实现的自动时钟树分析与指定结构时钟树分析,证明结构恰当的时钟树能得...
关键词：同步数字系统 集成电路设计 时钟树分析 时钟偏移 
带有48字节RAM的日历时钟芯片的设计被引量：1
《电子技术应用》2005年第6期73-76,共4页曾爱华 殷瑞祥 郭瑢 陈敏 
介绍了一种带有48字节RAM的日历时钟芯片的设计,该芯片具有振荡、分频、可编程的计时计数、定时闹响和中断输出等功能。该芯片基于VerilogHDL描述,采用模块化设计,可扩展性好;并利用Synopsys公司的VCS和DC工具分别对设计进行了成功的系...
关键词：日历时钟芯片 RAM 字节 Synopsys公司 VERILOG ASIC设计 模块化设计 可扩展性 系统仿真 可编程 HDL VCS 计时 中断 
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