CMOS射频低噪声放大器的设计  

Design of CMOS RF LNA

作　　者：王磊[1] 余宁梅[1] 

机构地区：[1]西安理工大学电子工程系,西安710048

出　　处：《电子器件》2005年第3期489-493,共5页Chinese Journal of Electron Devices

基　　金：日本OKI公司资助项目

摘　　要：讨论了CMOS射频低噪声放大器的相关设计问题,对影响其增益、噪声系数、线性度等性能指标的因素进行了分析,并综述了几种提高其综合性能指标的方法。在此基础上,采用SMIC0.25μmCMOS工艺库,给出了3.8GHzCMOSLNA的设计方案。HSPICE仿真结果表明:电路的功率增益为13.48dB,输入、输出匹配良好,噪声系数为2.9dB,功耗为46.41mw。On discussing CMOS RF I.NA performance of gain,noise figure and linear degree and analysing the method to improve the comprehensive performance. A design plan of a 3.8 GHz CMOS LNA was implemented in the use of SMIC 0.25μm CMOS process database. The simulation results by HSPICE indicate： power gain is 13.48 dB, the noise figure 2.9 dB, power dissipation 46.41 mW and the input and output impedences match well.

关 键 词：CMOS工艺 CMOS射频集成电路 CMOS射频低噪声放大器 

分 类 号：TN924[电子电信—通信与信息系统]