分支结构电路的可测性设计优化  

Design Optimization of DFT for Multiple Branches

作　　者：应俊[1] 柳逊[1] 程君侠[1] 

机构地区：[1]复旦大学专用集成电路与系统国家重点实验室,上海200433

出　　处：《复旦学报（自然科学版）》2006年第1期92-95,101,共5页Journal of Fudan University：Natural Science

摘　　要：在硬件设计的初期可以对硬件测试中条件分支结构引起的测试向量冗余问题加以解决.以ALU为例,提出了两种分支结构电路的可测性优化设计,通过调整分支电路的选择条件来控制测试向量的施加,在保证错误覆盖率的同时可以明显减少不必要的测试向量.Testability problems can be treated at the early stage of design cycle. Two optimized methods for DFT design are presented. The number of test patterns for multiple conditional branches can be controlled. As a result, the redundancy of the test patterns can be greatly improved without lowing fault coverage.

关 键 词：集成电路 分支结构 可测性设计 内建自测试 测试向量 故障覆盖率 

分 类 号：TN402[电子电信—微电子学与固体电子学]