GMRES方法在3-D寄生电容计算中的应用  

Application of GMRES to the 3-D Parasitic Capacitance Computation

作　　者：王国章[1] 刘战[1] 高校良[2] 须自明[1] 于宗光[3] 

机构地区：[1]江南大学信息工程学院,江苏无锡214000 [2]中国电子科技集团公司第五十五研究所,南京210016 [3]中国电子科技集团公司第五十八研究所,江苏无锡214035

出　　处：《电子器件》2007年第4期1223-1225,共3页Chinese Journal of Electron Devices

摘　　要：随着VLSI向深亚微米发展、集成电路密度不断提高,互连延迟成了加快器件速度的一个限制因素,由于互连延迟是由金属连线间的电阻及电容所产生的,因此萃取寄生参数的工作更显重要.文章使用GMRES方法求解了3-D寄生电容分析的复系数线性方程组,并将其与SOR迭代法相比较.这种方法可以降低方程的迭代次数约20%,并明显减少了方程的求解时间.With development of the VLSI circuits towards the deep submicron and the ever-increasing density of integrated circuits, interconnection delay becomes a limiting factor for increasing device speed. Since interconnection delay is the product of the resistance in metal interconnection and the capacitance between the metal lines, therefore, stronger demands are put on extraction tools. In this paper, we apply the GMRES methods to 3-D parasitic capacitance computation and compare it with the normal SOR method. Numerical results present that this method can decrease the number of iterative by 20% and reduce the computation time greatly.

关 键 词：深亚微米 GMRES SOR 寄生电容 

分 类 号：TN47[电子电信—微电子学与固体电子学]