32位高速浮点乘法器优化设计  

Design of a 32-bit High-Speed Floating-Point Multiplier

作　　者：周德金[1] 孙锋[2] 于宗光[2] 

机构地区：[1]江南大学信息工程学院,江苏无锡214036 [2]中国电子科技集团公司第五十八研究所,江苏无锡214035

出　　处：《半导体技术》2007年第10期871-874,共4页Semiconductor Technology

基　　金：国防科技重点实验室基金资助项目(51433020105DZ6802)

摘　　要：设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。　A high-speed multiplier in 200 MHz 32bit floating-point DSP was presented.Modified booth algorithm and the Wallace tree were used to reduce the carry save partial product to sum and carry vectors,a carry look-ahead adder was designed to convert the sum and carry vectors to final format.The operating cycle time of the compression unit is 1.47 ns by optimizing the 4-2 compressors,the operating cycle time of the multiplier is 3.5 ns.

关 键 词：浮点乘法器 BOOTH编码 4-2压缩器 超前进位加法器 

分 类 号：TN332.22[电子电信—物理电子学]