基于Verilog HDL的有限状态机设计与描述  

Design and description of finite state machine based on verilog HDL

作　　者：刘小平[1] 何云斌[1] 董怀国[1] 

机构地区：[1]哈尔滨理工大学计算机学院,黑龙江哈尔滨150080

出　　处：《计算机工程与设计》2008年第4期958-960,共3页Computer Engineering and Design

摘　　要：有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM。介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊。最后,以简单序列检测器为例实现了可综合的FSM描述,并分析了其采用不同描述风格所得的综合结果。Finite state machine is a critical content in logic design, big logic design is presented in slightly. Different state encoding styles and Verilog HDL descriptions of FSM are introduced, stability, readability, speed and area of these styles are described. Finally, sequence detector as a synthesizable FSM design example is implemented, the synthesis results of different descriptions are analyzed.

关 键 词：有限状态机 VERILOG硬件描述语言 状态编码 独热码 综合 

分 类 号：TP302[自动化与计算机技术—计算机系统结构]