Viterbi译码器的优化设计  

Optimized Architectur al Design of Viterbi Decoders

作　　者：秦东[1] 肖斌[1] 李志勇[1] 周汀[1] 

机构地区：[1]复旦大学专用集成电路与系统国家重点实验室,上海200433

出　　处：《微电子学》2000年第3期168-171,共4页Microelectronics

基　　金：华为研究基金资助项目

摘　　要：Viterbi译码器中的大容量、宽带宽存储器限制了译码器的速度和系统的功耗 ,合理地组织这个存储器是提高译码器速度 ,降低系统功耗的关键。从电路系统角度分析了 Viterbi译码器的结构 ,提出了一种优化设计方案。W T5”BZ]The need of Viterbi decoders for large m emory with wide bandwidth limits the spe ed of the decoder and it consumes most p ower of the whole system So, proper man agement of the memory is the key to get a high-speed and low-power Viterbi decod er An optimized architectural design of Viterbi decoder is described in the pap er

关 键 词：专用集成电路 VITERBI译码器 存储器 优化设计 

分 类 号：TN402[电子电信—微电子学与固体电子学] TN764.02