部分耗尽CMOS/SOI工艺  

Technology of Partially Depleted CMOS/SOI

作　　者：刘新宇[1] 孙海峰[1] 陈焕章[1] 扈焕章[1] 海潮和[1] 刘忠立[2] 和致经[2] 吴德馨[1] 

机构地区：[1]中国科学院微电子中心,北京100029 [2]中国科学院半导体研究所,北京100083

出　　处：《Journal of Semiconductors》2001年第6期806-810,共5页半导体学报（英文版）

摘　　要：对部分耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套部分耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :PBL (Poly- Buffered L OCOS)隔离、沟道工程和双层布线等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、 5 0 0 0门门海阵列和 6 4K CMOS/ SOI静态存储器 ) .其中 ,NMOS:Vt=1.2 V ,BVds=7.5— 9V ,μeff=42 5 cm2 / (V· s) ,PMOS:Vt=- 0 . 9V,BVds=14— 16 V,μeff=2 40 cm2 /(V· s) ,当工作电压为 5 V时 ,0 .8μm环振单级延迟为 10 6 ps,SOI 6 4K CMOS静态存储器数据读取时间为 40The partially depleted CMOS/SOI technology is studied.And the PD CMOS/SOI radiant technology has been developed successfully,including the key technologies,such as poly-buffered LOCOS,channel engineer and double-level metallization.Well-behaved devices and circuits are obtained,in which NMOS:V t=1 2V,BV ds =7 5—9V,μ eff =425cm 2/(V·s),PMOS:V t=-0.9V,BV ds =14—16V,μ eff =240cm 2/(V·s);the per-stage propagation delay of 101-stage 0.8μm CMOS/SOI ring oscillator is 106ps under 5V supply voltage;and the SOI 64Kb CMOS SRAM is obtained with the fast access time of 40ns.

关 键 词：PBL 沟道工程 双层布线 CMOS/SOI工艺 集成电路 

分 类 号：TN386.1[电子电信—物理电子学]