面向互连的综合策略  

A wire-centered synthesis policy

作　　者：马光胜[1] 杜振军[1] 

机构地区：[1]哈尔滨工程大学计算机科学与技术学院,黑龙江哈尔滨150001

出　　处：《贵州工业大学学报（自然科学版）》2002年第4期8-11,共4页Journal of Guizhou University of Technology(Natural Science Edition)

基　　金：国家自然科学基金资助项目 (69973 0 14 )

摘　　要：VDSM (超深亚微米 )设计中互连线延迟已在电路延迟中起到决定性作用。在前期设计阶段考虑互连延迟问题已是当前研究的重要课题。建立以互连为中心的综合方法是当前的一个棘手问题 ,尚未有成熟的方法。提出一种面向互连延迟的综合策略 ,将前期设计定时规划 ,前期设计的线网规划和布局规划方法相融合 ,并在不同阶段给出了不同精度和复杂度的定时分析模型。另还给出了一个设计实例对综合策略予以了说明。Interconnect delay has become a deterministic factor in VDSM design. How to deal with interconnect delay and establish an interconnect centered synthesis method is a key problem to be resolved. This paper presents a wire centered synthesis policy, combines timing planning, wire planning and IP based floor planning in early designs, and supplies several Boolean Process based delay analysis models. A design example is also given to illustrate the approach.

关 键 词：综合策略 超深亚微米 Boole过程论 互连延迟 VDSM 设计 门电路 电路延迟 线网规划 布局规划 

分 类 号：TP302[自动化与计算机技术—计算机系统结构] TP331.[自动化与计算机技术—计算机科学与技术]